Review: Intel Core i7-3770K (Ivy Bridge)

Αρχιτεκτονική Ivy Bridge

Όπως λογικά θα υποψιάζεστε από το μοντέλο “tick-tock” που ακολουθεί η Intel όσο αφορά στις γενιές επεξεργαστών της, οι νέοι Ivy Bridge δεν διαφέρουν πολύ από την προηγούμενη γενιά των Sandy Bridge. Αυτό σημαίνει ότι κάνουν χρήση της ίδιας δομής του γνωστού “Ring Bus” (high bandwidth bi-directional ring bus), είναι συμβατοί όσο αφορά στον αριθμό των διεπαφών (pin compatible) με τους Sandy Bridge (άλλωστε διαθέτουν παρόμοια συσκευασία και κάνουν χρήση ακριβώς όμοιου socket, του LGA1155) ενώ επιπλέον στο ίδιο die – εκτός του ελεγκτή μνήμης, του PCI Express root complex – διαθέτουν υποσύστημα γραφικών iGPU.

Το τελευταίο έχει βελτιωθεί σημαντικά, ώστε να είναι συμβατό μεταξύ άλλων και με το DirectX 11 API της Microsoft. Η νέα πλατφόρμα της Intel, ακολουθεί την ίδια 2-chip λογική όπως και στο παρελθόν επίσης (CPU και PCH). 

Το μέγεθος του die των επεξεργαστών Ivy Bridge είναι περίπου 25% μικρότερο από αυτό των Sandy Bridge, καταλαμβάνοντας επιφάνεια περίπου 173mm² ενώ ο αριθμός των τρανζίστορς έχει αυξηθεί κατά 20.7%, από τα 1.16 δισεκατομμύρια στα 1.4 δισεκατομμύρια. 

Ποια είναι λοιπόν με μια ματιά τα νέα χαρακτηριστικά των επεξεργαστών Ivy Bridge;

• Νέα δομή τρανζίστορ 3-D Tri-Gate (έως και 50% χαμηλότερη κατανάλωση στο ίδιο επίπεδο απόδοσης με τα συμβατικά transistors)
• Κατασκευαστική μέθοδος 22nm
• Υποστήριξη PCI Express 3.0
• Υψηλότερη απόδοση στα γραφικά (με 16 μονάδες εκτέλεσης στην περίπτωση Intel HD Graphics 4000) και υποστήριξη DirectX 11, OpenGL 3.1 και OpenCL 1.1
• Νέος random number generator, υποστήριξη εντολών RdRand και OS protection ενάντια σε επιθέσεις Escalation of Privilege
• Βελτιωμένος ελεγκτής μνήμης dual-channel που υποστηρίζει αρθρώματα έως 2800MT/s με βήματα των 200MHz και υποστηρίζει τον νέο τύπο DDR3L
• Βελτιωμένη τεχνολογία Quick Sync Video
• Βελτιωμένες δυνατότητες overclocking
• Χαμηλότερη κατανάλωση και ρυθμιζόμενο TDP

Χάρη στην κατασκευαστική μέθοδο 22nm, η Intel μπορεί να παράγει ακόμα περισσότερους επεξεργαστές ανά wafer

Πριν δούμε λίγο την δομή στο εσωτερικό ενός επεξεργαστή Ivy Bridge, να αναφέρουμε ότι στην σχεδίαση system-on-a-chip" της Intel, γίνεται χρήση του γνωστού high-bandwidth, bi-directional ring bus, με το οποίο συνδέονται όλα τα στοιχεία του επεξεργαστή, όπως οι IA πυρήνες, και διάφορα υποσυστήματα εκτός πυρήνων, όπως είναι ο System Agent, το υποσύστημα γραφικών και η LLC (last level cache). O System Agents αποτελείται από μία σειρά από ελεγκτές όπως είναι το PCI Express root complex (υποστήριξη 16 PCI Express lanes), ο dual-channel DDR3 memory controller, ο DMI (δίαυλος Digital Media Interface) controller, Integrated display engine, Flexible Display Interconnect και Display Port.

Η Intel χαρακτηρίζει τον "System Agent" ως επεξεργαστή, που βρίσκεται μέσα σε ένα άλλο επεξεργαστή, θέλοντας να δώσει έμφαση στον τρόπο που λειτουργεί, και δεν έχει καθόλου άδικο.

Το die ενός επεξεργαστή Ivy Bridge

Η δομή στο εσωτερικό των επεξεργαστών Ivy Bridge, έχει πολλά κοινά στοιχεία με εκείνη των επεξεργαστών Sandy Bridge, και έτσι παρατηρούμε όμοια στοιχεία όπως τo 4-wide front-end με την μOp cache, τον ίδιο μηχανισμό εκτέλεσης εντολών εκτός σειράς (out-of-order execution engine) αλλά και βελτιώσεις όπως ότι οι δομές δεδομένων που παλαιότερα μοιράζονταν μεταξύ των νημάτων (threads) στατικά, τώρα πλέον μοιράζονται δυναμικά (DSB queue) χαρακτηριστικό που βελτιώνει σημαντικά την απόδοση single-thread του επεξεργαστή.

Αυτή η αλλαγή στην κατανομή των πόρων στην σειρά HyperThreading είναι ιδιαίτερα σημαντική, και θα κάνει την διαφορά στην απόδοση πιο εμφανή, ανάμεσα στα μοντέλα που διαθέτουν το χαρακτηριστικό και σε αυτό που δεν χρησιμοποιούν HyperThreading. Στους επεξεργαστές Ivy Bridge, η κατανομή των πόρων στα threads πραγματοποιείται δυναμικά. Αυτό σημαίνει πως αν είναι ενεργό ένα νήμα, τότε όλοι οι πόροι θα κατανεμηθούν σε αυτό το thread, ανεβάζοντας την απόδοση.

Όπως αναφέραμε και νωρίτερα, ο διαιρέτης κινητής υποδιαστολής (floating point divider) αλλά και ο διαιρέτης ακεραίων (integer) έχουν διπλάσια απόδοση σε σχέση με εκείνη των Sandy Bridge. Αν και στην περίπτωση του διαιρέτη ακεραίων η διαφορά στην απόδοση είναι σχετικά μικρή, στην περίπτωση του FP divider η αύξηση στην απόδοση είναι ιδιαίτερα εμφανής. Αλλαγή έχουμε και κατά την εκτέλεση εντολών MOV. 

Ορισμένες ακόμη αλλαγές αφορούν στην προσθήκη μίας πολύ υψηλής ταχύτητας ψηφιακής γεννήτριας τυχαίων αριθμών, DRNF (Digital Random Number Generator), συμβατής με τα γνωστά πρότυπα η οποία είναι απαραίτητη για λειτουργίες κρυπτογράφησης.  

Επιπλέον έχει αυξηθεί σημαντικά η ασφάλεια, χάρη στο Supervisory Mode Execute Protection που έχει στόχο να αποτρέψει την εκτέλεση κώδικα στο σύστημα, και σε υψηλότερο επίπεδο εμπιστοσύνης από αυτό που είχε ανατεθεί αρχικά. Με αυτό το τρόπο προλαμβάνονται τα "privilege exploits" από κακόβουλο κώδικα.

Στην εικόνα παρακάτω μπορείτε να δείτε τα σημαντικότερα στοιχεία και το pipeline ενός πυρήνα αρχιτεκτονικής Sandy Bridge, ωστόσο ελάχιστα διαφέρουν από αυτά που συναντούμε στους επεξεργαστές Ivy Bridge.

Η pipeline αποτελείται από τα εξής στοιχεία:

• In-order (εκτέλεση εντολών εντός σειράς) issue front end, που φέρνει εντολές και τις κωδικοποιεί σε micro-ops (micro-operations). Το front-end στην συνέχεια τροφοδοτεί τα επόμενα στάδια του pipeline με συνεχή ροή micro-ops
• Out-of-order (εκτέλεση εντολών εκτός σειράς) superscalar execution engine, η οποία εκτελεί έως και έξι micro-ops ανά κύκλο ρολογιού
• In-order retirement unit, που εξασφαλίζει τα αποτελέσματα της εκτέλεσης των micro-ops

Η ροή μίας εντολής στο pipeline έχει ως εξής:

• Η μονάδα πρόβλεψης “διακλαδώσεων” (Branch Prediction Unit) επιλέγει να εκτελέσει το επόμενο block κώδικα ενός προγράμματος και ο επεξεργαστής αναζητεί το τμήμα κώδικα κατά σειράς στις παρακάτω πηγές:

1. Decoded lCache
2. Instruction Cache, μέσω ενεργοποίησης της decode pipeline
3. Στην L2 cache, στην LLC (last level cache) και αν κριθεί απαραίτητο στην μνήμη του συστήματος

• Στην συνέχεια οι micro-ops που απαντούν στο συγκεκριμένο τμήμα κώδικα, αποστέλλονται στο Rename/retirement block. Στην συνέχεια εισέρχονται στον scheduler σε σειρά προγράμματος, αλλά εκτελούνται και ανακατανέμονται από τον scheduler σύμφωνα με την σειρά της ροής δεδομένων. Η εκτέλεση micro-ops πραγματοποιείται χρησιμοποιώντας πόρους από τρεις στοίβες. Οι μονάδες εκτέλεσης κάθε στοίβας σχετίζονται με το είδος των δεδομένων κάθε εντολής. Όταν η μονάδα πρόβλεψης διακλαδώσεων αστοχήσει σε πρόβλεψη της, οι αστοχίες “επισημαίνονται” κατά την εκτέλεση διακλαδώσεων. Από εκεί επανοδηγεί το front-end να αποστείλει τις micro-ops από την σωστή προέλευση.
• Οι λειτουργίες της μνήμης διαχειρίζονται και ανακατατάσσονται με στόχο την παράλληλη επεξεργασία και την μέγιστη απόδοση. Οι αστοχίες στην L1 data cache αποστέλλονται στην λανθάνουσα μνήμη 2ου επίπεδου.
• Εξαιρέσεις (Faults, Traps) σηματοδοτούνται κατά το retirement της προβληματικής εντολής.

Η αρχιτεκτονική Core των Sandy Bridge και Ivy Bridge διαθέτει τα εξής ξεχωριστά χαρακτηριστικά:

• Intel Wide Dynamic Execution: εκτέλεση έως και τεσσάρων εντολών ανά κύκλο ρολογιού. Αποτελείται από δεκατεσσάρων σταδίων pipeline, τρεις λογικές μονάδες υπολογισμού ακεραίων (ALUs), τέσσερις decoders που μπορούν να αποκωδικοποιήσουν έως πέντε εντολές ανά κύκλο ρολογιού, Macro-fusion και micro-fusion, radix-16 divider κ.α)
• Intel Advanced Smart Cache, βελτιστοποιημένη για multi-core και single-threaded περιβάλλοντα εκτέλεσης (παρέχει 256-bit εύρους διασύνδεση για την βελτίωση του bandwidth μεταξύ της L2 και της L1 cache ενώ στους Ivy Bridge η Intel κάνει λόγο για 128-bit shuffler unit κ.α). Προσφέρει unified-shared L2 cache μεγέθους 2MB (8-way) ή 4MB (16-way) ή 6MB ή 12MB μεταξύ δύο ή τεσσάρων πυρήνων.

• Intel Smart Memory Access (μείωση των χρόνων υστέρησης στις L1 και L2 cache)
• Intel Advanced Media Boost (βελτιώνει τις περισσότερες 128-bit SIMD εντολές με λειτουργίες κινητής υποδιαστολής κ.α)

Όπως και στην προηγούμενη γενιά των επεξεργαστών Core, στην 2η γενιά, και σήμερα στην 3η γενιά επεξεργαστών Core, παρατηρούμε την ύπαρξη 64KB λανθάνουσας μνήμης πρώτου επιπέδου (L1 cache), και πιο συγκεκριμένα 32KB L1 cache για δεδομένα και 32KB L1 cache για εντολές, 256KB L2 cache ανά πυρήνα (όλες 8-way associative) καθώς και L3 shared cache που μπορεί να έχει μέγεθος 8MB, 6MB ή 3MB ανάλογα το μοντέλο του επεξεργαστή (16-way associative). Επίσης παραμένει το χαρακτηριστικό που η Intel ονομάζει L0 instruction cache και αναλαμβάνει τόσο να βελτιώσει την απόδοση κατά την εκτέλεση εντολών όσο και να εξοικονομήσει ενέργεια.

Η LLC (L0 instruction cache) μπορεί να συγκρατεί αποθηκευμένες έως και 1500 αποκωδικοποιημένες micro-ops. Αν μία εντολή που ανακαλείται βρεθεί στην cache, τότε οι decoders απενεργοποιούνται ωσότου χρειαστούν να λειτουργήσουν ξανά. Όπως είναι κατανοητό, με αυτό το τρόπο βελτιώνεται τόσο η απόδοση όσο και η κατανάλωση αφού απενεργοποιούνται, έστω και στιγμιαία στοιχεία του πυρήνα που καταναλώνουν, όπως και να το κάνουμε, αρκετή ισχύ.

Ο τρόπος που κατασκευάζονται τα σημερινά chip είναι εντελώς διαφορετικός σε σχέση με το παρελθόν. Ένας μηχανικός κάποτε μας είχε πει, πως “αν όλα τα στοιχεία του πυρήνα ενός chip λειτουργούσαν ταυτόχρονα, τότε θα καταλήγαμε με ένα μικρό κομμάτι... γυαλιού”, θέλοντας να δώσει έμφαση στο ότι το chip θα καιγόταν και θα έλιωνε ακαριαία.